Aymen Bouch

Expériences professionnelles

Ingénieur à Telnet Technologie depuis Septembre 2007

Depuis Mars 2009 (Audio\Video Decoder (Thomson Grass Valey)) Développement d’un

Décodeur Audio\Vidéo. Un flux giga ethernet attaque deux PFGA pour assurer le monitoring et
le dégigage des flux TS pour attaquer 4 décodeurs vidéo. L’audio décodée et l’ancillary data sont
insérés dans la vidéo décodée (SD ou HD). La sortie de la vidéo est sur l’interface SDI et ASI.
• Conception de l’architecture (Insertion de l’audio et des donénes ancillaires dans la vidéo
décodée tout en respectant les Normes SMPTE 291M,125M,296M,340M etc..) .
• Rédaction du document de la spécification détaillée et des matrices de tests (Plan de
validation) : scénarios de tests avec les exigences associées.
• Developpement d’un module qui sert à recevoir des données depuis le décodeur ST7109
via le protocole SPI et l’insérer dans la vidéo (Ancillary data Embedder) .
• Assurer la communication entre le processeur (IMX27 ARM) et un FPGA Cyclonne III
via le protocole DTACK (Synchrone et Asynchrone) et WAIT STATE.
• Tester le Soft du processeur IMX (différents périfériques) tout en se basant sur la carte
APF27 (FPGA XILINX).
• Mise en place d’un génèrateur TS paralléle (Streamer SDI (DECTEK)+ Sérialiseur ASI
(FPGA)) qui est utlisé comme entrée pour attaquer les décodeurs Vidéos.
• Assurer la Communication entre l’FPGA CIII et la DDR (Micron) via le bus avalon.
• Testbenchs unitaires, vérification fonctionnelle avec ModelSim des différents modules
developpés.
• Synthése avec Quartus II et vérification sur carte de prototypage avec Signaltap II logic
analyzer (Altéra sous Quartus 9.1).

Assurer le téléchargement du firmware ST 7109 via le processeur.
Validation du module du dégigage et de la correction PCR (digramme de l’œil, analyseur
video, analyseur ASI)
Mise en place de banc de tests et validation de la carte.
Collaboration entre l’équipe microéléctronique et l’equipe Software (Phase de validation)


Août 2008 – Mars 2009 (Projet Evolynx avec Cegelec Secure)

Il s’agit d’un système de contrôle et de sécurité de site.
• Conception et définition de l’architecture
• Réadaction du plan de validation
• Developpement et portage en C embarqué des différents driver des lecteurs de badges
utilisés (Legic, STID, Mifare, Clock and Data, wiegand, Diester PRD).
• Développement d’un Crypto manager (Communication IPC) basé sur l’algorithme AES
Rijndael. (palteform Eclipse sous Linux)



Février 2008 – Juillet 2009 Développement d’un système d’info loisir (R&D).

Spécifications d’un systeme modulaire pour l’infoloisir .
Conception et développement de différents modules du systéme en VHDL.
Simulation et synthése (Quartus II)
Encadrement des stagiaires PFA au sein de l’unité microélectronique.

septembre 2007 – février 2008 Development of Harvard RISC Processor (DHRP)

Conception, modélisation et vérification d'un processeur RISC doté de deux unités de calcul :
une unité arithmétique logique et une autre en virgule flottante. Ce projet vient dans le cadre
d’une formation et mise mise en place du processus du travail au sein de Telnet.

Rédaction du document de spécification fonctionnelle
Développement du modèle fonctionnel en C++
Développement au niveau RTL des différents composants du processeur en VHDL.
Vérification statique du modèle utilisant des assertions PSL
Développement et utilisation de l’environnement de vérification dynamique en SystemC.